模塊是verilog最基本的概念，是v設計中的基本單元，每個v設計的系統中都由若干module組成。 1、模塊在語言形式上是以關鍵詞**module**開始，以關鍵詞**endmodule**結束的一段程序。 2、模塊的實際意義是代表**硬件電路上的邏輯實體**。 3、每個模塊都實現特定的功能。 4、模塊的描述方式有**行為建模**和**結構建模**之分。 5、模塊之間是**并行**運行的。 6、模塊是分層的，高層模塊通過調用、連接低層模塊的**實例**來實現復雜的功能。 7、各模塊連接完成整個系統需要一個**頂層模塊**（top-module）。 **模塊的結構** module （）； endmodule 其中： 是模塊唯一的標識符； 是輸入、輸出和雙向端口的列表，這些端口用來與其他模塊進行連接。 是一段程序，用來指定數據對象為寄存器型、存儲器型、線型以及過程塊，諸如函數塊和任務塊； 也是一段程序，將上面和組合起來，是說明這個模塊要做什么的語句； endmodule之后沒有分號。