# DFT筆記 DC/AC mode與Func  DC模式需要ate測試機臺提供test clock時鐘（最快100M），DFT工程師需要升級普通reg變成帶si和so，se pin的reg，并插入掃描鏈（scan chain），用于檢查設計中盡量多的cell（包括組合邏輯），提高覆蓋率是個技術活，需要引入更多的組合邏輯，而且要更多的pattern，pattern是設計中外部輸入的值得各種組合。DC模式主要檢查設計中stuck at 0和stuck at 1的錯誤，舉例來說，一個與門輸入都是1輸出必然是1，如果測試出來輸出是0，那么就有stuck at 0（SA0）的錯誤，而輸入都是0，得到的結果是1就有SA1的錯誤。 AC模式下test clock來自pll，也就是func clock同源（頻率＜＝func clock頻率），只不過AC模式下，clock從源頭出來經過occ電路，再與func clock重疊，此時test clock與func clock在occ電路處有了分別，他們就不是同一個clock，在sdc中，如果區分開，寫兩個sdc，需要在各自sdc中用set\_case\_analysis設置好mux的輸入，用以區分兩個clock，也可以不分開，跟mbist一樣寫到一個sdc里，另外一點區別是ac mode下不檢查reg與mem的timing，ac這個模式用來檢查data path組合邏輯的transition問題，有些cell低頻下功能正常，但制造過程中性能受損，導致高頻下transition達不到預期，這也是一種錯誤。