## tsu : setup time,? 定義輸入數據訊號在[clock] edge 多久前就需穩定提供的最大須求;以 正緣觸發(positive edge trigger)的D flip-flop 來舉例就是 D 要比 CLK 提前 tsu 時間以前就要準備好,此 flip-flop 就能于某特定之頻率下正常工作. ## th : hold time, 定義輸入數據訊號在 clock edge 后多久內仍需穩定提供的最大須求;以 正緣觸發(positive edge trigger)的D flip-flop 來舉例就是 D 要在 CLK 正緣觸發??th??時間內仍要提供穩定之數據,此 flip-flop 就能于某特定之頻率下正常工作.? ## tco : clock output delay, 定義由 clock latch/trigger 到輸出數據有效之最大延遲時間 ;以正緣觸發(positive edge trigger)的D flip-flop 來舉例就是Q 要在 CLK 正緣觸發后至多??tco??時間就會穩定輸出.? ## tpd : propagation delay, 定義由輸入腳到輸出腳最大延遲時間,一般定義予 combination logic circuit 較適合.