DFT的全稱是 Design For Test。 指的是在芯片原始設計中階段即插入各種用于提高芯片可測試性（包括可控制性和可觀測性）的硬件邏輯，通過這部分邏輯，生成測試向量，達到測試大規模芯片的目的。 Design--實現特定的輔助性設計，但要增加一定的硬件開銷 For test--利用實現的輔助性設計，產生高效經濟的結構測試向量在ATE上進行芯片測試。 **一、DFT的邏輯都有哪些？** 在回答DFT的邏輯有哪些之前，要先知道DFT的核心技術有哪些。 **1、掃描路徑設計(Scan Design)** 提高可控性和可觀測性，如下圖所示: 圖（a）是原始電路。通過在邏輯A和邏輯B之間插入一些額外的硬件電路，便可觀測&控制邏輯A傳遞到邏輯B的值。  掃描路徑法是一種針對時序電路芯片的DFT方案.其基本原理是時序電路可以模型化為一個組合電路網絡和帶觸發器(Flip-Flop，簡稱FF)的時序電路網絡的反饋。 Scan 包括兩個步驟，scan replacement和scan stitching，目的是把一個不容易測試的時序電路變成容易測試的組合電路。  **2、JTAG** JTAG(Joint Test Action Group，聯合測試工作組)是一種國際標準測試協議（IEEE 1149.1兼容），主要用于芯片內部測試. JTAG的基本原理是在器件內部定義一個TAP（Test Access Port，測試訪問口）通過專用的JTAG測試工具對內部節點進行測試。JTAG測試允許多個器件通過JTAG接口串聯在一起，形成一個JTAG鏈，能實現對各個器件分別測試. **3、內建自測試(LBIST/MBIST)** 內建自測試(BIST)設計技術通過在芯片的設計中加入一些額外的自測試電路，測試時只需要從外部施加必要的控制信號，通過運行內建的自測試硬件和軟件，檢查被測電路的缺陷或故障。和掃描設計不同的是，內建自測試的測試向量一般是內部生成的，而不是外部輸入的。內建自測試可以簡化測試步驟，而且無需昂貴的測試儀器和設備(如ATE設備)，但它增加了芯片設計的復雜性。  **4、fuse 相關的硬件電路** **5、測試向量的壓縮以及解壓縮結構** 一個典型的線性解壓縮結構如下圖：  **二、工作內容（流程）大概是怎樣的？** DFT的工作流程相信不同的公司都不完全一樣，主要看公司的流程以及芯片的規模。 大公司如英特爾、英偉達、AMD等DFT的架構基本成熟。DFT 相關的design 也比較solid, DFT的邏輯直接在各個function IP 例化即可。DFT的工作內容大致都流程化了，其余主要就是要對各種EDA工具比較熟悉，其他答主關于流程這一塊說的比較詳細了，在此不做贅述。 很多小公司小規模的芯片，測試比較簡單，也不會有DFT這個職位，很多DFT的邏輯都是designer手動插入的。