RC corner，這里的RC指gate跟network的寄生參數，寄生參數抽取工具根據電路的物理信息，抽取出電路的電阻電容值，再以寄生參數文件輸入給STA工具，常見的寄生參數文件格式為SPEF。  ICer都知道在集成電路中是多層走線的，專業術語叫metal layer，不同工藝有不同層metal layer，任何兩層metal layer間由介電材料隔離，『走線』通過過孔（VIA）連接。Width跟Spacing是衡量繞線的兩條最重要的物理設計規則，它們隨著工藝的進步逐步減小。 介電材料、繞線材料、線間距、線寬及線的厚度這些物理特性決定了network的RC值。  **Network電容：** * 耦合電容：Coupling? capacitance=e\*T/S * 表面電容：Surface capcitance=e\*W/H * 邊緣電容：Fringe capcitance **決定容值的因素：** * 介電常數：e * 線寬：W * 線厚：T * 線間距：S * 介電材料的厚度：H 隨著工藝進步，W, S, T?逐代遞減，表面電容跟隨減小，耦合電容隨之增加，耦合電容在總電容中占比增加，當線厚 T 一定時為了減少耦合電容要么增加線間距要么減小介電常數。通常為了減小噪聲敏感信號線（如clock net）上的耦合電容，在物理實現時會人為增加對應信號的線寬及線間距，俗稱NDR。要減小介電常數需要從材料入手，從 .18開始引入low K介電材料。 **Network電阻：** R=r/W\*T, r為電阻率，除了跟線寬 W 和線厚 T 相關之外，還跟溫度相關，隨著溫度的上升而增大。  由上面的分析可知，Network的單位電容和單位電阻是不可能同時最大或同時最小的。有了這些鋪墊，來看一下不同工藝結點是如何定義RC corner的。 90nm 之前，Cell delay占主導，Network電容主要是對地電容，STA只需要兩個RC corner即可： * Cbest(Cmin): 電容最小電阻最大 * Cworst(Cmax):電容最大電阻最小 90nm 之后，netdelay的比重越來越大，而且network的耦合電容不可忽略，所以又增加了兩個RC corner: * RCbest(XTALK corner): 耦合電容最大，（對地電容\*電阻）最小 * RCworst(Delay corner): 耦合電容最小，（對地電容\*電阻）最大