今天要介紹的時序分析基本概念是**Latency**, 時鐘傳播延遲。主要指從Clock源到時序組件Clock輸入端的延遲時間。它可以分為兩個部分：**時鐘源插入延遲**（source latency）和**時鐘網絡延遲**（network latency） **source latency**：也被稱為insertion delay。主要指從clock source端到clock定義端的延遲，即是時鐘源(例如PLL)到當前芯片時鐘根節點(clock root pin)之間的延遲。 **network latency**：主要指從clock定義端到時序器件的clock pin端的延遲。 以下兩張圖分別定義了片上（on chip）和片外（off chip）中clock latency的描述。  我們可以用如下命令來定義描述clock latency: **#specify source latency** set\_clock\_latency 1.9 -source \[get\_clocks SYS\_CLK\] **#specify network latency** set\_clock\_latency 0.8 \[get\_clocks CLK\_CONFIG\] 那latency值有什么用呢？其實這相當于一個target值，CTS的engine會根據你設置的latency值來插入buffer（當然只是對network latency操作），做出一個接近于你設定的值，可能多一點，也可能少一點。 latency值的大小直接影響著clock skew的計算和固定。因為我們的時鐘樹是以平衡為目的，假設你對一個root和sink設置了1ns的latency值，那么對另外的幾個sink來說，就算你沒有給定latency值，CTS為了得到較小的skew，也會將另外的幾個sink做成1ns的latency。過大的latency值會受到OCV和PVT等因素的影響較大。而當我們生長好了clock tree以后，latency的設定也就不起作用了。