` `在使用ZYNQ7021系列的FPGA，若涉及到PL部分讀寫DDR，可使用過AXI-Lite，AXI4-FULL,AXI-Stream這三個IP來實現，使用的是這三個IP的主機模式。 ## AXI 4總線協議解析 * [ ] AXI4：主要面向高性能地址映射通信的需求； * [ ] ?AXI4-Lite：是一個簡單地吞吐量地址映射性通信總線； * [ ] ?AXI4-Stream：面向高速流數據傳輸； * [ ] AXI4總線分為主、從兩端，兩者間可以連續的進行通信； ` `AXI 4總線采用READY,VALID握手通信機制，主設備收到從設備發送的READY，主設備將數據和VALID信號同時發送給從設備。 ` `AXI 4-Lite所有的猝發長度為1，數據總線寬度為32位或64位 ` `AXI 4-Stream數據總線寬度：8、16、32、64、128、256、512和1024位； **axi總線分為五個通道：** * --讀地址通道，包含ARVALID,ARADDR, ARREADY信號； * --寫地址通道，包含AWVALID，AWADDR,AWREADY信號； * --讀數據通道，包含RVALID,RDATA, RREADY, RRESP信號； * --寫數據通道，包含WVALID, WDATA，WSTRB,WREADY信號； * --寫應答通道，包含BVALID,BRESP, BREADY信號； ` `AWLEN，猝發長度，是一個猝發中傳送的數據個數，傳送個數=AWLEN+1;如AWLEN=5，傳送6個數據。 ` `AWSIZE,猝發大小，猝發中每個傳送的數據的大小，字節數為=2^AWSIZE；如AWSIZE=0，每個數據是1個字節，AWSIZE=3，每個數據大小是8個字節 ； **axis信號分為：** * --TREADY信號：從告訴主做好傳輸準備； * --TVALID信號：主告訴從數據傳輸有效； * --TLAST信號：主告訴從該次傳輸為突發傳輸結尾 * --TDATA信號：數據，可選寬度32,64,128,256bit * --TSTRB信號：為1的bit為對應tdata有效字節，寬度為tdata/8 * --TUSER信號? ：用戶定義信號，寬度為128bit * --ACLK信號：總線時鐘，上升沿有效； * --ARESETn信號：總線復位，低電平有效； ` `讀操作  ` `在讀交易中，主設備先發送ARADDR和ARVALID給從設備，從設備回發ARREADY，通知主設備該地址有效，當ARVALID和ARREADY都為高電平時，主設備發出RREADY，表示主設備準備好接受讀數據和相應信號了。從設備發送RVALID、RDATA以及RRESP，當RVALID和RREADY都為高電平時，數據被寫入主設備。 ` `寫操作  ` `在寫操作中，主設備往從設備中寫入AWADDR和AWVALID，然后主設備并沒有等待從設備的AWREADY，而是繼續發送WVALID和WDATA，當從設備回應AWREADY有效后，緊接著從設備發送WREADY表示從設備準備好接受數據，當WVALID和WREADY都為高電平是數據寫入從設備。主設備發送的AWVALID和WVALID要有重疊區。 ## 關于同時對DDR寫操作的說明 ` `在進行數據存儲時，有時候有幾類數據需要寫入DDR，并且這些數據相互間沒有相關性，比如將AD芯片K5394獲取的數據存入地址為0x02000000,長度為0xf，將時間信息存入0x020000f0，長度為0XF0的DDR空間，這兩者間數據基本無相關性，即獲得了數據就將其寫入DDR中，在使用這些IP來寫數據時不需要考慮數據寫入之間的競爭情況，因為AXI的IP模塊有自己的WID，不同的WID可以亂序寫入，但是同一個WID需要順序寫入，模塊將會根據WID來X向DDR寫數據。同時AK5394的數據得到為流水線形式，且得到兩個數據之間的時間較大，因此這種的數據適合使用AXI-Lite來進行數據傳輸。 ` `驗證例程為pl_write_ddr_lite,其中MCU_2_FPGA的IP為修改的axi-lite的slave的IP，用于PS向PL部分發送數據。  ` `axi_lite_wrddr模塊是修改的AXI-Lite的Master的IP，用于實現想DDR的某一地址寫入數據。  ` `在使用時，由于對該IP進行了修改，若設置多次傳輸數據，將會對同一地址寫入相同的數據，該模塊主要是為了對一個地址寫一個數據，不進行突發數據寫入，因此需要設置寫入次數為1次，如下圖所示。同時寫入的地址和寫入的數據被引出，方便使用。  ## HP和GP接口 ` `在 ZYNQ 芯片內部用硬件實現了 AXI 總線協議，包括 9 個物理接口，分別為 AXI-GP0~AXI- GP3，AXI-HP0~AXI-HP3，AXI-ACP 接口。 ` `AXI_ACP 接口，是 ARM 多核架構下定義的一種接口，中文翻譯為加速器一致性端口，用 來管理 DMA 之類的不帶緩存的 AXI 外設，PS 端是 Slave 接口。 ` `AXI_HP 接口，是高性能/帶寬的 AXI3.0 標準的接口，總共有四個，PL 模塊作為主設備連 接。主要用于 PL 訪問 PS 上的存儲器（DDR 和 On-Chip RAM） ` `AXI_GP 接口，是通用的 AXI 接口，總共有四個，包括兩個 32 位主設備接口和兩個 32 位 從設備接口。  ` `可以看到，只有兩個 AXI-GP 是 Master Port，即主機接口，其余 7 個口都是 Slave Port（從 機接口）。主機接口具有發起讀寫的權限，ARM 可以利用兩個 AXI-GP 主機接口主動訪問 PL 邏 輯，其實就是把 PL 映射到某個地址，讀寫 PL 寄存器如同在讀寫自己的存儲器。其余從機接口 就屬于被動接口，接受來自 PL 的讀寫，逆來順受。 ` `另外這 9 個 AXI 接口性能也是不同的。GP 接口是 32 位的低性能接口，理論帶寬 600MB/s，而 HP 和 ACP 接口為 64 位高性能接口，理論帶寬 1200MB/s。有人會問，為什么高 性能接口不做成主機接口呢？這樣可以由 ARM 發起高速數據傳輸。答案是高性能接口根本不 需要 ARM CPU 來負責數據搬移，真正的搬運工是位于 PL 中的 DMA 控制器。 ## 幾個AXI IP介紹 ` `下面為幾個常用的 AXI 接口 IP 的功能介紹： ` `AXI-DMA：實現從 PS 內存到 PL 高速傳輸高速通道 AXI-HP<---->AXI-Stream 的轉換 。 ` `AXI-FIFO-MM2S：實現從 PS 內存到 PL 通用傳輸通道 AXI-GP<----->AXI-Stream 的轉換 。 ` `AXI-Datamover：實現從 PS 內存到 PL 高速傳輸高速通道 AXI-HP<---->AXI-Stream 的轉換，只 不過這次是完全由 PL 控制的，PS 是完全被動的。 ` `AXI-VDMA：實現從 PS 內存到 PL 高速傳輸高速通道 AXI-HP<---->AXI-Stream 的轉換，只不 過是專門針對視頻、圖像等二維數據的。 ` `AXI-CDMA：這個是由 PL 完成的將數據從內存的一個位置搬移到另一個位置，無需 CPU 來 插手。 ` `AXI 協議嚴格的講是一個點對點的主從接口協議，當多個外設需要互相交互數據時，我們 需要加入一個 AXI Interconnect 模塊，也就是 AXI 互聯矩陣，作用是提供將一個或多個 AXI 主設 備連接到一個或多個 AXI 從設備的一種交換機制（有點類似于交換機里面的交換矩陣）。 ` `這個 AXI Interconnect IP 核最多可以支持 16 個主設備、16 個從設備，如果需要更多的接 口，可以多加入幾個 IP 核。 ## 多個AXI模塊并存時的地址分配 ` `當使用多個AXI的IP(主機/從機)，需要對地址進行映射。  ` `需要對每一個主機會映射的從機進行地址分配，如硬核PS的AXI主機接口需要連接MCU_2_FPGA的IP，那么就對這哥IP進行地址分配。axi_lite_wrddr需要映射到PS的HP接口，則對HP進行地址分配。  ` `但是需要注意的是，兩個IP不要對重復地址段進行寫數據，因為這樣會造成數據混亂。 ## 測試程序說明 ` `main文件代碼如下： ``` /* * helloworld.c: simple test application * * This application configures UART 16550 to baud rate 9600. * PS7 UART (Zynq) is not initialized by this application, since * bootrom/bsp configures it to baud rate 115200 * * ------------------------------------------------ * | UART TYPE BAUD RATE | * ------------------------------------------------ * uartns550 9600 * uartlite Configurable only in HW design * ps7_uart 115200 (configured by bootrom/bsp) */ #include <stdio.h> #include "platform.h" #include "xil_printf.h" #include "sleep.h" #include "xil_io.h" #include "xparameters.h" #include "xparameters_ps.h" #include "mcu_2_fpga.h" #include "stdbool.h" void mcu2fpga_write(int id,u32 data) { switch(id){ case(0):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG0_OFFSET,data);break; case(1):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG1_OFFSET,data);break; case(2):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG2_OFFSET,data);break; case(3):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG3_OFFSET,data);break; default:break; } } void mcu2fpga1_write(int id,u32 data) { switch(id){ case(0):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_1_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG0_OFFSET,data);break; case(1):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_1_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG1_OFFSET,data);break; case(2):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_1_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG2_OFFSET,data);break; case(3):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_1_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG3_OFFSET,data);break; default:break; } } void mcu2fpga2_write(int id,u32 data) { switch(id){ case(0):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_2_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG0_OFFSET,data);break; case(1):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_2_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG1_OFFSET,data);break; case(2):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_2_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG2_OFFSET,data);break; case(3):MCU_2_FPGA_mWriteReg(XPAR_MCU_2_FPGA_2_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG3_OFFSET,data);break; default:break; } } u32 mcu2fpga_read(int id) { switch(id){ case(0):return MCU_2_FPGA_mReadReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG0_OFFSET);break; case(1):return MCU_2_FPGA_mReadReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG1_OFFSET);break; case(2):return MCU_2_FPGA_mReadReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG2_OFFSET);break; case(3):return MCU_2_FPGA_mReadReg(XPAR_MCU_2_FPGA_0_S00_AXI_BASEADDR,MCU_2_FPGA_S00_AXI_SLV_REG3_OFFSET);break; default:break; } return 12; } //分配DDR中對應AD數據的內存地址給數組 u32 ak5394_m1[60] __attribute__((section(".ak5394M1Section")));//hpy test PS read DDR u32 ak5394_m2[60] __attribute__((section(".ak5394M2Section")));//hpy test PS read DDR void pl_update_ddr(u32 addr,int offset,_Bool display)//測試PL寫DDR，用于發送數據到FPGA更新DDR中的數據 { for(int j = 0;j<30;j++){ mcu2fpga_write(3,4*j + offset); mcu2fpga_write(2,4*j+1 + offset); mcu2fpga_write(1,4*j+2 + offset); usleep(10); mcu2fpga_write(0,addr + j*16); if(display == true){ printf("data[%d] = %d\n",4*j,4*j + offset); printf("data[%d] = %d\n",4*j+1,4*j+1 + offset); printf("data[%d] = %d\n",4*j+2,4*j+2 + offset); printf("data[%d] = %d\n",4*j+3,4*j+3 + offset); } usleep(100); } } //利用MCU_2_FPGA向PL發送數據，然后PL將數據寫入DDR void lite_write(u32 ad,int off)、{ for(int i=0;i<30;i++){ mcu2fpga2_write(1,i+off); mcu2fpga1_write(1,i+off+1); mcu2fpga2_write(0,ad+i*4); mcu2fpga1_write(0,ad+i*4 + 120); usleep(100); } pl_update_ddr(0x020000F0,off,false); } void write_ddr_lite_test(){ int i = 0; int mdata = 5; u32 ad0 = 0x02000000; u32 ad = ad0; int cnt=0; while(1){ lite_write(ad,cnt); if(cnt>=100)cnt = 0; else cnt++; printf("--------------------------\n"); usleep(1000000); Xil_DCacheInvalidateRange(ad0,sizeof(ak5394_m1));//將DDR中數據更新到cache中 Xil_DCacheInvalidateRange(0x020000F0,sizeof(ak5394_m2));//將DDR中數據更新到cache中 for(u32 j=0;j<30;j++){// PS讀取DDR并顯示 printf("a[%d]=%d a[%d]=%d b[%d]=%d\n ",j,ak5394_m1[j],j+30,ak5394_m1[j+30],j,ak5394_m2[j]); } } } int main() { init_platform(); int max = 7; int i = 1; u32 addr = 0x02000000; u32 addr2 =0x02000000; write_ddr_lite_test(); pl_update_ddr(addr,0,false);//測試函數 cleanup_platform(); return 0; } ``` ## link腳本文件編寫 ` `為了方便數據讀出，將寫入DDR的地址段分配給數組，得益于GCC的強大功能，通過``__attribute__``可以實現給數組分配指定地址空間。 ` `文件編寫如下 ``` /*******************************************************************/ /* */ /* This file is automatically generated by linker script generator.*/ /* */ /* Version: 2018.3 */ /* */ /* Copyright (c) 2010-2016 Xilinx, Inc. All rights reserved. */ /* */ /* Description : Cortex-A9 Linker Script */ /* */ /*******************************************************************/ _STACK_SIZE = DEFINED(_STACK_SIZE) ? _STACK_SIZE : 0x2000; _HEAP_SIZE = DEFINED(_HEAP_SIZE) ? _HEAP_SIZE : 0x2000; _ABORT_STACK_SIZE = DEFINED(_ABORT_STACK_SIZE) ? _ABORT_STACK_SIZE : 1024; _SUPERVISOR_STACK_SIZE = DEFINED(_SUPERVISOR_STACK_SIZE) ? _SUPERVISOR_STACK_SIZE : 2048; _IRQ_STACK_SIZE = DEFINED(_IRQ_STACK_SIZE) ? _IRQ_STACK_SIZE : 1024; _FIQ_STACK_SIZE = DEFINED(_FIQ_STACK_SIZE) ? _FIQ_STACK_SIZE : 1024; _UNDEF_STACK_SIZE = DEFINED(_UNDEF_STACK_SIZE) ? _UNDEF_STACK_SIZE : 1024; /* Define Memories in the system */ MEMORY { ps7_ddr_0 : ORIGIN = 0x100000, LENGTH = 0x1f00000 /*0x3FF00000*/ ps7_ram_0 : ORIGIN = 0x0, LENGTH = 0x30000 ps7_ram_1 : ORIGIN = 0xFFFF0000, LENGTH = 0xFE00 /*以下為自己定義，需要分配的地址段*/ AK5394_M1 : ORIGIN = 0x02000000, LENGTH = 0x000000F0 AK5394_M2 : ORIGIN = 0x020000F0, LENGTH = 0x000000F0 } /* Specify the default entry point to the program */ ENTRY(_vector_table) /* Define the sections, and where they are mapped in memory */ SECTIONS { .ak5394M1Section :{ __ak5394Section_start = .; *(.ak5394M1Section) __ak5394Section_end = .; } > AK5394_M1 .ak5394M2Section :{ __ak5394Section_start = .; *(.ak5394M2Section) __ak5394Section_end = .; } > AK5394_M2 .text : { KEEP (*(.vectors)) *(.boot) *(.text) *(.text.*) *(.gnu.linkonce.t.*) *(.plt) *(.gnu_warning) *(.gcc_execpt_table) *(.glue_7) *(.glue_7t) *(.vfp11_veneer) *(.ARM.extab) *(.gnu.linkonce.armextab.*) } > ps7_ddr_0 .init : { KEEP (*(.init)) } > ps7_ddr_0 .fini : { KEEP (*(.fini)) } > ps7_ddr_0 .rodata : { __rodata_start = .; *(.rodata) *(.rodata.*) *(.gnu.linkonce.r.*) __rodata_end = .; } > ps7_ddr_0 .rodata1 : { __rodata1_start = .; *(.rodata1) *(.rodata1.*) __rodata1_end = .; } > ps7_ddr_0 .sdata2 : { __sdata2_start = .; *(.sdata2) *(.sdata2.*) *(.gnu.linkonce.s2.*) __sdata2_end = .; } > ps7_ddr_0 .sbss2 : { __sbss2_start = .; *(.sbss2) *(.sbss2.*) *(.gnu.linkonce.sb2.*) __sbss2_end = .; } > ps7_ddr_0 .data : { __data_start = .; *(.data) *(.data.*) *(.gnu.linkonce.d.*) *(.jcr) *(.got) *(.got.plt) __data_end = .; } > ps7_ddr_0 .data1 : { __data1_start = .; *(.data1) *(.data1.*) __data1_end = .; } > ps7_ddr_0 .got : { *(.got) } > ps7_ddr_0 .ctors : { __CTOR_LIST__ = .; ___CTORS_LIST___ = .; KEEP (*crtbegin.o(.ctors)) KEEP (*(EXCLUDE_FILE(*crtend.o) .ctors)) KEEP (*(SORT(.ctors.*))) KEEP (*(.ctors)) __CTOR_END__ = .; ___CTORS_END___ = .; } > ps7_ddr_0 .dtors : { __DTOR_LIST__ = .; ___DTORS_LIST___ = .; KEEP (*crtbegin.o(.dtors)) KEEP (*(EXCLUDE_FILE(*crtend.o) .dtors)) KEEP (*(SORT(.dtors.*))) KEEP (*(.dtors)) __DTOR_END__ = .; ___DTORS_END___ = .; } > ps7_ddr_0 .fixup : { __fixup_start = .; *(.fixup) __fixup_end = .; } > ps7_ddr_0 .eh_frame : { *(.eh_frame) } > ps7_ddr_0 .eh_framehdr : { __eh_framehdr_start = .; *(.eh_framehdr) __eh_framehdr_end = .; } > ps7_ddr_0 .gcc_except_table : { *(.gcc_except_table) } > ps7_ddr_0 .mmu_tbl (ALIGN(16384)) : { __mmu_tbl_start = .; *(.mmu_tbl) __mmu_tbl_end = .; } > ps7_ddr_0 .ARM.exidx : { __exidx_start = .; *(.ARM.exidx*) *(.gnu.linkonce.armexidix.*.*) __exidx_end = .; } > ps7_ddr_0 .preinit_array : { __preinit_array_start = .; KEEP (*(SORT(.preinit_array.*))) KEEP (*(.preinit_array)) __preinit_array_end = .; } > ps7_ddr_0 .init_array : { __init_array_start = .; KEEP (*(SORT(.init_array.*))) KEEP (*(.init_array)) __init_array_end = .; } > ps7_ddr_0 .fini_array : { __fini_array_start = .; KEEP (*(SORT(.fini_array.*))) KEEP (*(.fini_array)) __fini_array_end = .; } > ps7_ddr_0 .ARM.attributes : { __ARM.attributes_start = .; *(.ARM.attributes) __ARM.attributes_end = .; } > ps7_ddr_0 .sdata : { __sdata_start = .; *(.sdata) *(.sdata.*) *(.gnu.linkonce.s.*) __sdata_end = .; } > ps7_ddr_0 .sbss (NOLOAD) : { __sbss_start = .; *(.sbss) *(.sbss.*) *(.gnu.linkonce.sb.*) __sbss_end = .; } > ps7_ddr_0 .tdata : { __tdata_start = .; *(.tdata) *(.tdata.*) *(.gnu.linkonce.td.*) __tdata_end = .; } > ps7_ddr_0 .tbss : { __tbss_start = .; *(.tbss) *(.tbss.*) *(.gnu.linkonce.tb.*) __tbss_end = .; } > ps7_ddr_0 .bss (NOLOAD) : { __bss_start = .; *(.bss) *(.bss.*) *(.gnu.linkonce.b.*) *(COMMON) __bss_end = .; } > ps7_ddr_0 _SDA_BASE_ = __sdata_start + ((__sbss_end - __sdata_start) / 2 ); _SDA2_BASE_ = __sdata2_start + ((__sbss2_end - __sdata2_start) / 2 ); /* Generate Stack and Heap definitions */ .heap (NOLOAD) : { . = ALIGN(16); _heap = .; HeapBase = .; _heap_start = .; . += _HEAP_SIZE; _heap_end = .; HeapLimit = .; } > ps7_ddr_0 .stack (NOLOAD) : { . = ALIGN(16); _stack_end = .; . += _STACK_SIZE; . = ALIGN(16); _stack = .; __stack = _stack; . = ALIGN(16); _irq_stack_end = .; . += _IRQ_STACK_SIZE; . = ALIGN(16); __irq_stack = .; _supervisor_stack_end = .; . += _SUPERVISOR_STACK_SIZE; . = ALIGN(16); __supervisor_stack = .; _abort_stack_end = .; . += _ABORT_STACK_SIZE; . = ALIGN(16); __abort_stack = .; _fiq_stack_end = .; . += _FIQ_STACK_SIZE; . = ALIGN(16); __fiq_stack = .; _undef_stack_end = .; . += _UNDEF_STACK_SIZE; . = ALIGN(16); __undef_stack = .; } > ps7_ddr_0 _end = .; } ``` ` `然后利用`__attribute__`進行分配地址。`u32 ak5394_m1[60] __attribute__((section(".ak5394M1Section")));//hpy test PS read DDR` ## 串口顯示驗證