` `在使用zynq中，常常需要將PL部分的中斷引入到PS，這時候需要借助AXI GPIO的中斷，進入AXI GPIO的信號會在信號的上升沿和下降沿產生一個與AXI時鐘周期一樣時間的高電平中斷信號。如下圖所示。  ` `在這種情況下，會出現在時鐘上升沿和下降沿都產生一個中斷信號，導致兩次觸發中斷信號，造成處理錯誤。 ` `為了避免這種情況的產生，對進入AXI GPIO的信號需要進行同步處理，比如想只在信號的上升沿產生中斷信號，則可以利用與AXI GPIO相同的時鐘對信號進行截取。 ``` module top_module (); reg clk=0; reg din; wire dout; always #5 clk = ~clk; // Create clock with period=10 initial `probe_start; // Start the timing diagram `probe(clk); // Probe signal "clk" // A testbench initial begin #10 din <= 1; #60 din <= 0; #50 din <= 1; #60 din <= 0; $display ("Hello world! The current time is (%0d ps)", $time); #200 $finish; // Quit the simulation end test inst1( .clk(clk), .sig_in(din), .sig_out(dout) ); endmodule module test( input wire clk, input sig_in, output sig_out ); reg ff1; reg ff2; assign sig_out = ((~ff2) & ff1); always@(posedge clk) begin ff1 <= sig_in; ff2 <= ff1; end reg [31:0]ad_time_cnt; always@(posedge clk or posedge sig_out) begin if( sig_out == 1'b1)begin ad_time_cnt <= 'd0; end else begin ad_time_cnt <= ad_time_cnt +1'b1 ; end end `probe(sig_in); `probe(sig_out); `probe(ad_time_cnt); endmodule ```  ` `這樣這個信號在進入AXI GPIO時，上升沿和下降沿的信號將會合并為一個信號，從而只產生一次中斷。