[TOC] >## 1、面積與速度基本概念 這里的**面積**指一個設計消耗FPGA/CPLD的邏輯資源的數量，**對于FPGA可以用消耗的FF（觸發器）和LUT（查找表）來衡量**，更一般的衡量方式可以用設計所占的**等價邏輯門數**。</br> **速度**指設計在芯片上穩定運行所能達到的最高頻率，這個頻率由設計的**時序狀況**來決定，以及設計滿足的時鐘要求：PAD to PAD time 、Clock Setup Time、Clock Hold Time、Clock-to-Output Delay等眾多時序特征量密切相關。</br> **面積**和**速度**這兩個指標貫穿FPGA/CPLD設計的時鐘，是設計質量的評價的終極標準 —— 面積和速度是一對對立統一的矛盾體。</br> 要求一個同時具備設計面積最小、運行頻率最高是不現實的。更科學的設計目標應該是在**滿足設計時序要求（包括對設計頻率的要求）的前提下，占用最小的芯片面積**。或者**在所規定的面積下，是設計的時序余量更大、頻率跑的更高**。這兩種目標充分體現了面積和速度的**平衡**的思想。 >## 2、面積優化的方式 >### 2.1 、資源共享 通過一個例子進行說明。現需要實現功能：通過選擇信號s來選擇執行A0 \* B還是A1 \* B的。 **描述方式1：對兩個乘法電路進行選擇**  **描述方式2: 對乘項進行選擇**  兩種方式一比較，后者在邏輯結果上沒有任何改變，但卻節省了一個代價高昂的乘法器，使得整個設計占用的面積幾乎減少了一半。 >**總結** >* 資源共享主要針對數據通路中耗費邏輯資源較多的模塊，通過選擇、復用的方式共享使用該模塊，達到減少資源使用、優化面積的目的。 >* 并不是在任何情況下都能以此法實現資源優化，輸入與門之類的模塊使用資源共享是無意義的，有時甚至會增加資源的使用（多路選擇器的面積顯然要大于與門）。高級的HDL綜合器，如QuartusII和Synplify Pro等，通過設置能自動識別設計中需要資源共享的邏輯結構，自動地進行資源共享。 >### 2.2、邏輯優化 使用優化后的邏輯進行設計，可以明顯減少資源的占用。 >**總結** >* 狀態機的設計要盡可能簡潔，不要搞出不必要的，多個狀態對同一個數據做處理。 >* if語句中用單bit的標志位代替多bit的數據來進行條件判斷。 >* 設計盡可能簡潔，不要弄出冗余賦值。 >### 2.3、串行化 將原來耗用**資源巨大**、單時鐘周期內完成的并行執行的邏輯塊分割開，提取出相同的邏輯模塊（一般為組合邏輯塊），在時間上利用該邏輯模塊，用多個時鐘周期完成相同的功能，其代價是工作速度被大為降低。  **描述方式1： 采用并行邏輯設計：分別相乘再相加**  **描述方式2：采用串行化設計，逐個相乘逐個相加：只需要勇1個8位的乘法器和1個16位的加法器。但是速度明顯會降低，將需要耗時5個clk才能完成一次運算，并且還需要一個附加信號start** >## 3、速度優化的方式 一般來說，**速度優化比資源優化更重要**，需要優先考慮。速度優化包括：FPGA的結構特性、HDL綜合器性能、系統電路特性、PCB制版情況等，也包括Verilog的編程風格。下面主要討論電路結構方面的速度優化方法。 >### 3.1、流水線設計 **流水線**(Pipelining)是一種在復雜組合邏輯之間添加寄存器的方法，是最常用的速度優化技術之一。它能顯著地提高設計電路的運行速度上限。 >### 3.2 、寄存器配平 (Register Balancing) 寄存器配平是使**較長路徑縮短，較短路徑加長**，使其達到平衡從而提高工作頻率的一種技術。 </br> 若設計中，若兩個組合邏輯塊的延時差別過大，若T1>T2，則總體的工作頻率 fmax取決于T1, 即最大的延時模塊。對不合理設計進行改進，即將原本設計中的組合邏輯1的部分邏輯轉移到組合邏輯2中，使t1≈t2，且T1+T2=t1+t2， T1>t1則總體的工作頻率 fmax提高。 >### 3.3、關鍵路徑法 關鍵路徑：指設計中**從輸入到輸出經過的延時最長的邏輯路徑**。優化關鍵路徑是提高設計工作速度的有效方法。 </br> EDA工具中的綜合器及設計分析器都提供關鍵路徑的信息以便設計者改進設計。Quartus中的**靜態時序分析**工具可以幫助找到延時最長的關鍵路徑。 >### 3.4、乒乓操作法 **乒乓操作**法是FPGA開發中的一種數據緩沖優化設計技術，可視作另一種形式的流水線技術。**乒乓操作本質是使用2倍的硬件資源，通過將數據產生時間和數據使用時間重疊，解決一個數據生產效率低于數據使用效率的問題。**是一種拿**面積換性能**的方法。通過“輸入數據流選擇單元”和“輸出數據流選擇單元”按節拍、相互配合的切換，將經過緩沖的數據流“無縫”地送到“數據流運算處理模塊。 >### 3.5、樹形結構法 若要實現A+B+C+D。首先實現AB=A+B，CD=C+D，將AB/CD鎖存一個時鐘周期再相加。**樹形結構法和上面面積優化提到的串行化是相反的**。