``` #!/usr/bin/env bash #UFUNCTION=sverilog仿真腳本 #by yunahp 2020/6/4 ####################### system verilog仿真腳本 ####################### dir=$(pwd) SHELL_NAME="msv" main(){ pwd cmd=$1 case $cmd in "--help" | "-h") mhelp;; "-c" | "--compile")compile $2 ;; #編譯執行單文件仿真項目 "-i" | "--init")init ;; #初始化項目 "*") echo "over";; esac } mhelp(){ echo " 使用說明：本腳本用于編譯仿真簡單的system verilog文件" echo " $SHELL_NAME -c filename 編譯仿真svetem verilog文件" echo " $SHELL_NAME --help 顯示幫助" exit 0 } #編譯項目 compile(){ file_name=$1 echo "-> 準備編譯$file_name文件" if [ ! -f $file_name ] ; then echo "-> $file_name文件不存在" exit 1 else echo "-> 開始編譯$file_name文件" vcs -full64 -LDFLAGS -Wl,-no-as-needed -V -R -sverilog $file_name fi } #執行仿真項目 executeSim(){ if [ -f "simv"]; then echo "-> 查看system verilog的仿真結果" ./simv else echo "err -> 仿真文件不存在！請先編譯生成simv文件！" exit 1 fi } # 初始化項目 init(){ if [ ! -f tb.sv ];then echo "-> 不存在頂層文件tb.sv,生成tb.sv文件！" cat <<EOF > tb.sv module tb ; initial begin \$display("test running!"); end endmodule EOF if [ ! -f run ];then echo "#!/usr/bin/env bash " > run echo "find -name \"*.sv\" > compile.file" >> run echo "vcs -full64 -LDFLAGS -Wl,-no-as-needed -V -R -sverilog -f compile.file">>run fi fi } #執行主函數 main $* ```