[TOC]
> # 說明
mcu的靈魂--中斷,用周末的時間將它添加進去了,目前只有一個中斷輸入口,但是我們可以通過設置外部中斷標志寄存器對其進行擴展,單個中斷和多個中斷在項目中我都給了例子。
處理器處理一條命令需要兩個時鐘,為了能響應中斷信號只有一個高電平的最極限情況,mcu內部通過打兩排,將中斷信號擴展成兩個時鐘的高電平,這樣以來,中斷響應的時間大概在1 - 2.5個時鐘之間,保證了中斷一定會響應。
> # 特別注意
設計的中斷,在寫程序的時候,要讓中斷服務程序從`0x3ff`的地址作為其入口地址,這是因為,我寫的腳本,也就是將編譯后的機器編碼轉成存儲在`rom`上的文件時,當檢測到程序中使用了中斷的時候,將會直接跳到`0x3ff`的地址搜索中斷服務程序,并將中斷服務程序的指令動態的拼接到前面非中斷程序的后面。中斷服務程序寫法示例:

> # 1位中斷程序實例
```
;系統時鐘為12MHz
;目標硬件為 小腳丫FPGA step-maxo2-c,這個型號是U盤模式,流文件會下載到mcu,每次上電由mcu配置FPGA
constant var_a,00 ; 定義變量a,存儲地址為 00
start:
load s1,05
load s0,01
add s0,01
load s0,01
enable interrupt
wait:
add s1,01
jump wait ;循環等待
;中斷入口地址 -- 此處必須這樣寫,我寫的腳本如果檢測到你使能了中斷會默認去這個地址找
;找到后將地址動態連接到前面程序的地址后面
ADDRESS 3FF
ISR:
disable interrupt ;關閉中斷響應,準備處理中斷的事情
add s0,01 ;中斷中讓寄存器0數值加1
returni enable
```
> # 8通道中斷程序
```
;系統時鐘為12MHz
;目標硬件為 小腳丫FPGA step-maxo2-c,這個型號是U盤模式,流文件會下載到mcu,每次上電由mcu配置FPGA
;功能 : 對應中斷來了,與其對應的寄存器值加1
constant var_a,00 ; 定義變量a,存儲地址為 00
constant isr_port, ff; 定義用于區分中斷的io地址
start:
load s1,05
load s0,00
load s1,00
load s2,00
load s3,00
load s4,00
load s5,00
load s6,00
load s7,00
load sA,00
output sA,isr_port ; 初始化時所有中斷標志清零
enable interrupt ;使能中斷
wait:
jump wait
isr0:
add s0,01
load sC,sB
and sC,11111110'b ;'
output sC,isr_port ;清除中斷0的標志
return
isr1:
add s1,01
load sC,sB
and sC,11111101'b ;'
output sC,isr_port ;清除中斷1的標志
return
isr2:
add s2,01
load sC,sB
and sC,11111011'b ;'
output sC,isr_port ;清除中斷2的標志
return
isr3:
add s3,01
load sC,sB
and sC,11110111'b ;'
output sC,isr_port ;清除中斷3的標志
return
isr4:
add s4,01
load sC,sB
and sC,11101111'b ;'
output sC,isr_port ;清除中斷4的標志
return
isr5:
add s5,01
load sC,sB
and sC,11011111'b ;'
output sC,isr_port ;清除中斷5的標志
return
isr6:
add s6,01
load sC,sB
and sC,10111111'b ;'
output sC,isr_port ;清除中斷6的標志
return
isr7:
add s7,01
load sC,sB
and sC,01111111'b ;'
output sC,isr_port ;清除中斷7的標志
return
;中斷入口地址 -- 此處必須這樣寫,我寫的腳本如果檢測到你使能了中斷會默認去這個地址找
;找到后將地址動態連接到前面程序的地址后面
ADDRESS 3FF
ISR:
disable interrupt ;關閉中斷響應,準備處理中斷的事情
input sB,isr_port ;讀取中斷標志
load sC,sB
and sC,00000001'b ;'
compare sC,01
call z ,isr0 ;中斷0來臨
load sC,sB
and sC,00000010'b ;'
compare sC,00000010'b ;'
call z ,isr1 ;中斷1來臨
load sC,sB
and sC,00000100'b ;'
compare sC,00000100'b ;'
call z ,isr2 ;中斷2來臨
load sC,sB
and sC,00001000'b ;'
compare sC,00001000'b ;'
call z ,isr3 ;中斷3來臨
load sC,sB
and sC,00010000'b ;'
compare sC,00010000'b ;'
call z ,isr4 ;中斷4來臨
load sC,sB
and sC,00100000'b ;'
compare sC,00100000'b ;'
call z ,isr5 ;中斷5來臨
load sC,sB
and sC,01000000'b ;'
compare sC,01000000'b ;'
call z ,isr6 ;中斷6來臨
load sC,sB
and sC,10000000'b ;'
compare sC,10000000'b ;'
call z ,isr7 ;中斷7來臨
returni enable
```

- 序
- 第1章 Linux下開發FPGA
- 1.1 Linux下安裝diamond
- 1.2 使用輕量級linux仿真工具iverilog
- 1.3 使用linux shell來讀寫串口
- 1.4 嵌入式上的linux
- 設備數教程
- linux C 標準庫文檔
- linux 網絡編程
- 開機啟動流程
- 1.5 linux上實現與樹莓派,FPGA等通信的串口腳本
- 第2章 Intel FPGA的使用
- 2.1 特別注意
- 2.2 高級應用開發流程
- 2.2.1 生成二進制bit流rbf
- 2.2.2 制作Preloader Image
- 2.2.2.1 生成BSP文件
- 2.2.2.2 編譯preloader和uboot
- 2.2.2.3 更新SD的preloader和uboot
- 2.3 HPS使用
- 2.3.1 通過JTAG下載代碼
- 2.3.2 HPS軟件部分開發
- 2.3 quartus中IP核的使用
- 2.3.1 Intel中RS232串口IP的使用
- 2.4 一些問題的解決方法
- 2.4.1 關于引腳的復用的綜合出錯
- 第3章 關于C/C++的一些語法
- 3.1 C中數組作為形參不傳長度
- 3.2 匯編中JUMP和CALL的區別
- 3.3 c++中map的使用
- 3.4 鏈表的一些應用
- 3.5 vector的使用
- 3.6 使用C實現一個簡單的FIFO
- 3.6.1 循環隊列
- 3.7 C語言不定長參數
- 3.8 AD采樣計算同頻信號的相位差
- 3.9 使用C實現棧
- 3.10 增量式PID
- 第4章 Xilinx的FPGA使用
- 4.1 Alinx使用中的一些問題及解決方法
- 4.1.1 在Genarate Bitstream時提示沒有name.tcl
- 4.1.2 利用verilog求位寬
- 4.1.3 vivado中AXI寫DDR說明
- 4.1.4 zynq中AXI GPIO中斷問題
- 4.1.5 關于時序約束
- 4.1.6 zynq的PS端利用串口接收電腦的數據
- 4.1.7 SDK啟動出錯的解決方法
- 4.1.8 讓工具綜合是不優化某一模塊的方法
- 4.1.9 固化程序(雙核)
- 4.1.10 分配引腳時的問題
- 4.1.11 vivado仿真時相對文件路徑的問題
- 4.2 GCC使用Attribute分配空間給變量
- 4.3 關于Zynq的DDR寫入byte和word的方法
- 4.4 常用模塊
- 4.4.1 I2S接收串轉并
- 4.5 時鐘約束
- 4.5.1 時鐘約束
- 4.6 VIVADO使用
- 4.6.1 使用vivado進行仿真
- 4.7 關于PicoBlaze軟核的使用
- 4.8 vivado一些IP的使用
- 4.8.1 float-point浮點單元的使用
- 4.10 zynq的雙核中斷
- 第5章 FPGA的那些好用的工具
- 5.1 iverilog
- 5.2 Arduino串口繪圖器工具
- 5.3 LabVIEW
- 5.4 FPGA開發實用小工具
- 5.5 Linux下繪制時序圖軟件
- 5.6 verilog和VHDL相互轉換工具
- 5.7 linux下搭建輕量易用的verilog仿真環境
- 5.8 VCS仿真verilog并查看波形
- 5.9 Verilog開源的綜合工具-Yosys
- 5.10 sublim text3編輯器配置verilog編輯環境
- 5.11 在線工具
- 真值表 -> 邏輯表達式
- 5.12 Modelsim使用命令仿真
- 5.13 使用TCL實現的個人仿真腳本
- 5.14 在cygwin下使用命令行下載arduino代碼到開發板
- 5.15 STM32開發
- 5.15.1 安裝Atollic TrueSTUDIO for STM32
- 5.15.2 LED閃爍吧
- 5.15.3 模擬U盤
- 第6章 底層實現
- 6.1 硬件實現加法的流程
- 6.2 硬件實現乘法器
- 6.3 UART實現
- 6.3.1 通用串口發送模塊
- 6.4 二進制數轉BCD碼
- 6.5 基本開源資源
- 6.5.1 深度資源
- 6.5.2 FreeCore資源集合
- 第7章 常用模塊
- 7.1 溫濕度傳感器DHT11的verilog驅動
- 7.2 DAC7631驅動(verilog)
- 7.3 按鍵消抖
- 7.4 小腳丫數碼管顯示
- 7.5 verilog實現任意人數表決器
- 7.6 基本模塊head.v
- 7.7 四相八拍步進電機驅動
- 7.8 單片機部分
- 7.8.1 I2C OLED驅動
- 第8章 verilog 掃盲區
- 8.1 時序電路中數據的讀寫
- 8.2 從RTL角度來看verilog中=和<=的區別
- 8.3 case和casez的區別
- 8.4 關于參數的傳遞與讀取(paramter)
- 8.5 關于符號優先級
- 第9章 verilog中的一些語法使用
- 9.1 可綜合的repeat
- 第10章 system verilog
- 10.1 簡介
- 10.2 推薦demo學習網址
- 10.3 VCS在linux上環境的搭建
- 10.4 deepin15.11(linux)下搭建system verilog的vcs仿真環境
- 10.5 linux上使用vcs寫的腳本仿真管理
- 10.6 system verilog基本語法
- 10.6.1 數據類型
- 10.6.2 枚舉與字符串
- 第11章 tcl/tk的使用
- 11.1 使用Tcl/Tk
- 11.2 tcl基本語法教程
- 11.3 Tk的基本語法
- 11.3.1 建立按鈕
- 11.3.2 復選框
- 11.3.3 單選框
- 11.3.4 標簽
- 11.3.5 建立信息
- 11.3.6 建立輸入框
- 11.3.7 旋轉框
- 11.3.8 框架
- 11.3.9 標簽框架
- 11.3.10 將窗口小部件分配到框架/標簽框架
- 11.3.11 建立新的上層窗口
- 11.3.12 建立菜單
- 11.3.13 上層窗口建立菜單
- 11.3.14 建立滾動條
- 11.4 窗口管理器
- 11.5 一些學習的腳本
- 11.6 一些常用的操作語法實現
- 11.6.1 刪除同一后綴的文件
- 11.7 在Lattice的Diamond中使用tcl
- 第12章 FPGA的重要知識
- 12.1 面積與速度的平衡與互換
- 12.2 硬件原則
- 12.3 系統原則
- 12.4 同步設計原則
- 12.5 乒乓操作
- 12.6 串并轉換設計技巧
- 12.7 流水線操作設計思想
- 12.8 數據接口的同步方法
- 第13章 小項目
- 13.1 數字濾波器
- 13.2 FIFO
- 13.3 一個精簡的CPU( mini-mcu )
- 13.3.1 基本功能實現
- 13.3.2 中斷添加
- 13.3.3 使用中斷實現流水燈(實際硬件驗證)
- 13.3.4 綜合一點的應用示例
- 13.4.5 使用flex開發匯編編譯器
- 13.4.5 linux--Flex and Bison
- 13.4 有符號數轉單精度浮點數
- 13.5 串口調試FPGA模板