` `SystemVerilog簡稱為SV語言，是一種相當新的語言，它建立在[Verilog](https://baike.baidu.com/item/Verilog)語言的基礎上，是 IEEE 1364 Verilog-2001 標準的擴展增強，兼容Verilog 2001，將[硬件描述語言](https://baike.baidu.com/item/%E7%A1%AC%E4%BB%B6%E6%8F%8F%E8%BF%B0%E8%AF%AD%E8%A8%80/2437319)（HDL）與現代的高層級驗證語言（HVL）結合了起來，并新近成為下一代硬件設計和驗證的語言。 ` `SystemVerilog結合了來自 Verilog、[VHDL](https://baike.baidu.com/item/VHDL)、[C++](https://baike.baidu.com/item/C%2B%2B)的概念，還有驗證平臺語言和斷言語言，也就是說，它將[硬件描述語言](https://baike.baidu.com/item/%E7%A1%AC%E4%BB%B6%E6%8F%8F%E8%BF%B0%E8%AF%AD%E8%A8%80/2437319)（HDL）與現代的高層級驗證語言（HVL）結合了起來。使其對于進行當今高度復雜的[設計驗證](https://baike.baidu.com/item/%E8%AE%BE%E8%AE%A1%E9%AA%8C%E8%AF%81)的驗證工程師具有相當大的吸引力。 [1] ` `System Verilog是Verilog語言的拓展和延伸。Verilog適合系統級，算法級，寄存器級，邏輯級，門級，電路開關級設計而System Verilog更適合于可重用的可綜合IP和可重用的驗證用IP設計，以及特大型基于IP的系統級設計和驗證。