[TOC]
## 數據接收
` `I2S(Inter—IC Sound)總線,是飛利浦公司為數字音頻設備之間的音頻數據傳輸而制定的一種總線標準,該總線專門用于音頻設備之間的音頻數據傳輸。I2S總線有三條數據信號線:
` `(1)BCLK:串行時鐘,也叫位時鐘,對應數字音頻的每一位數據。
` `(2)WS:字段(聲道)選擇,用于選擇左右聲道。為“0”表示正在傳輸的是左聲道的數據, 為“1”表示正在傳輸的是右聲道的數據。
` `(3)SD:串行數據,用二進制補碼來表示音頻數據(數據傳輸從高位到低位)。
` `BLK=2*采樣頻率*采樣位數
` `采樣頻率即WS的頻率,采樣位數即在WS的左右聲道內采樣的數據位數。
` `常見的I2S音頻傳輸有48K,44.1Khz和32Khz三種采樣率。傳輸的音頻數據位寬常見的有16,20和24三種。I2S傳輸的數據是聲音的模擬信號經過AD采樣數字化后的數據,所以數據位寬越寬,數據的采樣精度就越高。下圖是I2S傳輸的波形圖,I2S在BCLK的下降沿發送數據(發送),在上升沿進行數據采樣(接收)。每次是先發送最高位,最后發送最低位。MSB在WS變化的下一個時鐘周期有效。因此,最高位擁有固定的位置,而最低位的位置則是依賴于數據的有效位數。也就使得接收端與發送端的有效位數可以不同。如果接收端能處理的有效位數少于發送端,可以放棄數據幀中多余的低位數據;如果接收端能處理的有效位數多于發送端,可以自行補足剩余的位(常補足為零)。
` `I2S發送數據:發送是在每個時鐘周期的下降沿發送數據,這樣在WS沿變化開始后的第二個下降沿發送數據的最高位。接著在每個下降沿依次發送數據,直到發送完最低位。
I2S接收數據:在每個時鐘周期的上升沿接收數據,在WS沿變化開始后的第二個上升沿接收數據的最高位。接著在每個位時鐘上升沿依次接收數據,直到接收完最低位。

verilog實現I2S數據接收,下面是一個24位寬的I2S音頻數據接收模塊。
```
reg finish_flag;//完成一次數據轉換標志
reg [5:0]R_cnt;
reg [5:0]L_cnt;
reg [31:0]ak5394_data_int;
always@(negedge finish_flag)
begin
if(!rst_n)begin
AD_DATA1_reg <= 24'd0;
AD_DATA2_reg <= 24'd0;
ak5394_data_int <= 32'd0;
end
else begin
AD_DATA1_reg <= data1;
AD_DATA2_reg <= data2;
ak5394_data_int <= ddr_data1_int;
end
end
always@(posedge SCLK)
begin
if(!rst_n)begin
data1 <= 24'd0;
data2 <= 24'd0;
R_cnt <= 6'd0;
L_cnt <= 6'd0;
finish_flag <= 1'b0;
end
else begin
//finish_flag <= 1'b0;
if(LRCK == 1'b0)begin
R_cnt <= 6'd0;
if(L_cnt < 6'd25)begin
L_cnt <= L_cnt + 1'b1;
data1 <= {data1[22:0],SDATA};
end
end
else begin
L_cnt <= 6'd0;
if(R_cnt< 6'd25)begin
R_cnt <= R_cnt + 1'b1;
data2 <= {data2[22:0],SDATA};
end
end
if(R_cnt == 6'd24)begin
finish_flag <= 1'b1;
end
else finish_flag <= 1'b0;
end
end
```
## 數據擴展
` `對于數據為24位的數據,為了方便處理,通常會將數據擴展為32位的int型數據。I2S的數據是補碼格式,因此這就是補碼擴展。
` `如果8位二進制補碼的最高位(符號位)為0,那么擴展后的16位補碼直接在最高位前面添加8個0即可;
` `如果8位二進制補碼的最高位(符號位)為1,那么擴展后的16位補碼直接在最高位前面添加8個1即可;
舉例如下:
` `-13
` `8位原碼:1000 1101
` `8位補碼:1111 0011
` `16位原碼:1000 0000 0000 1101
` `16位補碼:1111 1111 1111 0011
` `根據前面的知識,由于-13的最高位為1,所以直接在最高位前面添加8個1即可變為16位補碼,即1111 1111 1111 0011(與前面由原碼求補碼的結果一致)。
` `13
` `8位原碼:0000 1101
` `8位補碼:0000 1101
` `16位原碼:0000 0000 0000 1101
` `16位補碼:0000 0000 0000 1101
` `根據前面的知識,由于13的最高位為0,所以直接在最高位前面添加8個0即可變為16位補碼,即0000 0000 0000 1101(與前面由原碼求補碼的結果一致)。
- 序
- 第1章 Linux下開發FPGA
- 1.1 Linux下安裝diamond
- 1.2 使用輕量級linux仿真工具iverilog
- 1.3 使用linux shell來讀寫串口
- 1.4 嵌入式上的linux
- 設備數教程
- linux C 標準庫文檔
- linux 網絡編程
- 開機啟動流程
- 1.5 linux上實現與樹莓派,FPGA等通信的串口腳本
- 第2章 Intel FPGA的使用
- 2.1 特別注意
- 2.2 高級應用開發流程
- 2.2.1 生成二進制bit流rbf
- 2.2.2 制作Preloader Image
- 2.2.2.1 生成BSP文件
- 2.2.2.2 編譯preloader和uboot
- 2.2.2.3 更新SD的preloader和uboot
- 2.3 HPS使用
- 2.3.1 通過JTAG下載代碼
- 2.3.2 HPS軟件部分開發
- 2.3 quartus中IP核的使用
- 2.3.1 Intel中RS232串口IP的使用
- 2.4 一些問題的解決方法
- 2.4.1 關于引腳的復用的綜合出錯
- 第3章 關于C/C++的一些語法
- 3.1 C中數組作為形參不傳長度
- 3.2 匯編中JUMP和CALL的區別
- 3.3 c++中map的使用
- 3.4 鏈表的一些應用
- 3.5 vector的使用
- 3.6 使用C實現一個簡單的FIFO
- 3.6.1 循環隊列
- 3.7 C語言不定長參數
- 3.8 AD采樣計算同頻信號的相位差
- 3.9 使用C實現棧
- 3.10 增量式PID
- 第4章 Xilinx的FPGA使用
- 4.1 Alinx使用中的一些問題及解決方法
- 4.1.1 在Genarate Bitstream時提示沒有name.tcl
- 4.1.2 利用verilog求位寬
- 4.1.3 vivado中AXI寫DDR說明
- 4.1.4 zynq中AXI GPIO中斷問題
- 4.1.5 關于時序約束
- 4.1.6 zynq的PS端利用串口接收電腦的數據
- 4.1.7 SDK啟動出錯的解決方法
- 4.1.8 讓工具綜合是不優化某一模塊的方法
- 4.1.9 固化程序(雙核)
- 4.1.10 分配引腳時的問題
- 4.1.11 vivado仿真時相對文件路徑的問題
- 4.2 GCC使用Attribute分配空間給變量
- 4.3 關于Zynq的DDR寫入byte和word的方法
- 4.4 常用模塊
- 4.4.1 I2S接收串轉并
- 4.5 時鐘約束
- 4.5.1 時鐘約束
- 4.6 VIVADO使用
- 4.6.1 使用vivado進行仿真
- 4.7 關于PicoBlaze軟核的使用
- 4.8 vivado一些IP的使用
- 4.8.1 float-point浮點單元的使用
- 4.10 zynq的雙核中斷
- 第5章 FPGA的那些好用的工具
- 5.1 iverilog
- 5.2 Arduino串口繪圖器工具
- 5.3 LabVIEW
- 5.4 FPGA開發實用小工具
- 5.5 Linux下繪制時序圖軟件
- 5.6 verilog和VHDL相互轉換工具
- 5.7 linux下搭建輕量易用的verilog仿真環境
- 5.8 VCS仿真verilog并查看波形
- 5.9 Verilog開源的綜合工具-Yosys
- 5.10 sublim text3編輯器配置verilog編輯環境
- 5.11 在線工具
- 真值表 -> 邏輯表達式
- 5.12 Modelsim使用命令仿真
- 5.13 使用TCL實現的個人仿真腳本
- 5.14 在cygwin下使用命令行下載arduino代碼到開發板
- 5.15 STM32開發
- 5.15.1 安裝Atollic TrueSTUDIO for STM32
- 5.15.2 LED閃爍吧
- 5.15.3 模擬U盤
- 第6章 底層實現
- 6.1 硬件實現加法的流程
- 6.2 硬件實現乘法器
- 6.3 UART實現
- 6.3.1 通用串口發送模塊
- 6.4 二進制數轉BCD碼
- 6.5 基本開源資源
- 6.5.1 深度資源
- 6.5.2 FreeCore資源集合
- 第7章 常用模塊
- 7.1 溫濕度傳感器DHT11的verilog驅動
- 7.2 DAC7631驅動(verilog)
- 7.3 按鍵消抖
- 7.4 小腳丫數碼管顯示
- 7.5 verilog實現任意人數表決器
- 7.6 基本模塊head.v
- 7.7 四相八拍步進電機驅動
- 7.8 單片機部分
- 7.8.1 I2C OLED驅動
- 第8章 verilog 掃盲區
- 8.1 時序電路中數據的讀寫
- 8.2 從RTL角度來看verilog中=和<=的區別
- 8.3 case和casez的區別
- 8.4 關于參數的傳遞與讀取(paramter)
- 8.5 關于符號優先級
- 第9章 verilog中的一些語法使用
- 9.1 可綜合的repeat
- 第10章 system verilog
- 10.1 簡介
- 10.2 推薦demo學習網址
- 10.3 VCS在linux上環境的搭建
- 10.4 deepin15.11(linux)下搭建system verilog的vcs仿真環境
- 10.5 linux上使用vcs寫的腳本仿真管理
- 10.6 system verilog基本語法
- 10.6.1 數據類型
- 10.6.2 枚舉與字符串
- 第11章 tcl/tk的使用
- 11.1 使用Tcl/Tk
- 11.2 tcl基本語法教程
- 11.3 Tk的基本語法
- 11.3.1 建立按鈕
- 11.3.2 復選框
- 11.3.3 單選框
- 11.3.4 標簽
- 11.3.5 建立信息
- 11.3.6 建立輸入框
- 11.3.7 旋轉框
- 11.3.8 框架
- 11.3.9 標簽框架
- 11.3.10 將窗口小部件分配到框架/標簽框架
- 11.3.11 建立新的上層窗口
- 11.3.12 建立菜單
- 11.3.13 上層窗口建立菜單
- 11.3.14 建立滾動條
- 11.4 窗口管理器
- 11.5 一些學習的腳本
- 11.6 一些常用的操作語法實現
- 11.6.1 刪除同一后綴的文件
- 11.7 在Lattice的Diamond中使用tcl
- 第12章 FPGA的重要知識
- 12.1 面積與速度的平衡與互換
- 12.2 硬件原則
- 12.3 系統原則
- 12.4 同步設計原則
- 12.5 乒乓操作
- 12.6 串并轉換設計技巧
- 12.7 流水線操作設計思想
- 12.8 數據接口的同步方法
- 第13章 小項目
- 13.1 數字濾波器
- 13.2 FIFO
- 13.3 一個精簡的CPU( mini-mcu )
- 13.3.1 基本功能實現
- 13.3.2 中斷添加
- 13.3.3 使用中斷實現流水燈(實際硬件驗證)
- 13.3.4 綜合一點的應用示例
- 13.4.5 使用flex開發匯編編譯器
- 13.4.5 linux--Flex and Bison
- 13.4 有符號數轉單精度浮點數
- 13.5 串口調試FPGA模板