` `數碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現數字顯示。通常數碼管分為共陽極數碼管和共陰極數碼管，結構如下圖所示：  ``` ~~~ // ******************************************************************** // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<< // ******************************************************************** // File name : segment.v // Module name : segment // Author : STEP // Description : segment initial // Web : www.stepfpga.com // // -------------------------------------------------------------------- // Code Revision History : // -------------------------------------------------------------------- // Version: |Mod. Date: |Changes Made: // V1.0 |2017/03/02 |Initial ver // -------------------------------------------------------------------- // Module Function:數碼管的譯碼模塊初始化 ? module LED (seg_data_1,seg_data_2,seg_led_1,seg_led_2); ? input [3:0] seg_data_1; //數碼管需要顯示0~9十個數字，所以最少需要4位輸入做譯碼 input [3:0] seg_data_2; //小腳丫上第二個數碼管 output [8:0] seg_led_1; //在小腳丫上控制一個數碼管需要9個信號 MSB~LSB=DIG、DP、G、F、E、D、C、B、A output [8:0] seg_led_2; //在小腳丫上第二個數碼管的控制信號 MSB~LSB=DIG、DP、G、F、E、D、C、B、A ? reg [8:0] seg [9:0]; //定義了一個reg型的數組變量，相當于一個10*9的存儲器，存儲器一共有10個數，每個數有9位寬 ? initial //在過程塊中只能給reg型變量賦值，Verilog中有兩種過程塊always和initial //initial和always不同，其中語句只執行一次 begin seg[0] = 9'h3f; //對存儲器中第一個數賦值9'b00_0011_1111,相當于共陰極接地，DP點變低不亮，7段顯示數字 0 seg[1] = 9'h06; //7段顯示數字 1 seg[2] = 9'h5b; //7段顯示數字 2 seg[3] = 9'h4f; //7段顯示數字 3 seg[4] = 9'h66; //7段顯示數字 4 seg[5] = 9'h6d; //7段顯示數字 5 seg[6] = 9'h7d; //7段顯示數字 6 seg[7] = 9'h07; //7段顯示數字 7 seg[8] = 9'h7f; //7段顯示數字 8 seg[9] = 9'h6f; //7段顯示數字 9 end ? assign seg_led_1 = seg[seg_data_1]; //連續賦值，這樣輸入不同四位數，就能輸出對于譯碼的9位輸出 assign seg_led_2 = seg[seg_data_2]; ? endmodule ~~~ ```