[TOC] # 時序電路中 ## 只有一級時 ### 非阻塞賦值 ``` module t( input clk, input din, output reg a ); always@(posedge clk) a <= din; endmodule ``` 綜合后的RTL：  ### 阻塞賦值 ``` module t( input clk, input din, output reg a ); always@(posedge clk) a = din; endmodule ``` 綜合后的RTL：  ### 小結 ` `可以看到在這種情況下兩者綜合出來的是一樣的，都是一個觸發器，但是我們在使用的時候盡量還是保證時序電路用`<=`,組合電路用`=`，大多數情況用`<=`的原則。 ## 多級連接 ### 非阻塞賦值 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a <= din; b <= a; c <= b; end endmodule ``` 綜合結果:  ### 阻塞賦值 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a = din; b = a; c = b; end endmodule ``` 綜合結果:  ### 混合使用 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a <= din; b = a; c <= b; end endmodule ``` 綜合結果：  ` `可看到<=賦值影響的是后面的部分，前面的沒有受到影響。由此我們推測到下面這種和上面的綜合結果將會是一樣的。 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a <= din; b = a; c = b; end endmodule ```  ` `結果證明上述猜測是對的。 ` `上面的都是放在同一個always中，那么我們將其放在兩個always中會怎樣？ ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a <= din; b = a; end always@(posedge clk) begin c = b; end endmodule ```  ` `發現相當于就是三個模塊都按非阻塞復制連接的。 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a <= din; b = a; end always@(posedge clk) begin c <= b; end endmodule ``` 綜合結果和上一種情況一樣：  ### 看看其他組合的情況 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a <= din; b <= a; end always@(posedge clk) begin c <= b; end endmodule ``` 綜合結果：  ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(posedge clk) begin a = din; b = a; end always@(posedge clk) begin c <= b; end endmodule ``` 綜合結果：  ### 小結 ` `可以看到，阻塞賦值相當于幾個并聯起來，而非阻塞賦值相當于幾個串聯起來，因此串聯起來的模塊在時序電路中，后一級的數據要晚于前一級的數據一個始終的時間。 # 在組合電路中 ## 只有一級時 ### 阻塞賦值 ``` module t ( input clk, input din, output reg a ); always@(clk) begin a = din; end endmodule ``` 綜合結果：  ### 非阻塞賦值 ``` module t ( input clk, input din, output reg a ); always@(clk) begin a <= din; end endmodule ``` 綜合結果：  ## 多級連接 ### 阻塞賦值 ``` module t ( input clk, input din, output reg a output reg b, output reg c ); always@(*) begin a = din; b = a; c = b; end endmodule ``` 綜合結果：  ### 非阻塞賦值 ``` module t ( input clk, input din, output reg a output reg b, output reg c ); always@(*) begin a <= din; b <= a; c <= b; end endmodule ``` 綜合結果：  ### 其他情況 ``` module t ( input clk, input din, output reg a, output reg b, output reg c ); always@(*) begin a <= din; end always@(a) begin b <= a; end always@(b) begin c <= b; end endmodule ``` 綜合結果：  ` `上面的結果你可能還沒理解，我們結合下一個你再看看，就明白了。就好像c中的函數一樣，上一個的結果做為下一個的輸入！ ``` module t ( input clk, input [7:0]din, output reg[7:0]a, output reg[7:0] b, output reg[7:0]c ); always@(*) begin a <= din+1; end always@(a) begin b <= a + 2; end always@(b) begin c <= b + 5; end endmodule ``` 綜合結果：  ``` module t ( input clk, input [7:0]din, output reg[7:0]a, output reg[7:0] b, output reg[7:0]c ); always@(*) begin a = din+1; end always@(a) begin b = a + 2; end always@(b) begin c = b + 5; end endmodule ``` 綜合結果：  ### 小結 ` `能發現在組合邏輯下，`=和<=`沒有區別。 # 總結 ` `綜上所述，我們需要注意的是在時序電路下，多級連接時選擇阻塞賦值愛是非阻塞賦值，其他的基本沒有什么問題，組合邏輯下不區分`=和<=`。 ` `阻塞賦值：阻塞賦值語句是在這句之后所有語句執行之前執行的，即后邊的語句必須在這句執行完畢才能執行，所以稱為阻塞，實際上就是順序執行。 ` `非阻塞賦值：非阻塞賦值就是與后邊相關語句同時執行，即就是并行執行。 ` `所以一般時序電路使用非阻塞賦值，assign語句一般使用=阻塞賦值； ` `組合邏輯電路使用阻塞賦值；