## 一、 Linux版本 ` `linux下的硬件仿真工具VCS, NC, Questasim都是商業軟件，如果想自己在自己機器上跑點小例子，那么通常人就需要去破解這些商業軟件。這些年版權的意識越來越強，破解真不是一個好方法。不如使用一些開源的仿真器，來跑自己的小例子。本文要講的iverilog是目前開源仿真器的不二選擇。 ## 安裝 ` `首先安裝好git， 如果沒有就是官方網站直接下載壓縮包后，再解壓縮。 ``` git clone https://github.com/steveicarus/iverilog.git cd iverilog sh autoconf.sh ./configure && make && make install ``` ` `但一般不會這么順利的。 有心人會發現在iverilog目前下沒有configure文件，所以不知道怎么辦，其實只要去官方網站上看一下就明白它是用autoconf.sh來生成configure文件的。 但我一開始執行會報錯，原因是少了gperf 可以從下面[鏈接](https://ftp.gnu.org/gnu/gperf/gperf-3.1.tar.gz)下載源碼 然后解壓縮， 執行`./configure && make && make install`就可以了當然如果還有錯要去裝一下autoconf。 ### 使用 ` `總體來講，iverilog和其實simulator沒大區別，就是先編譯，然后運行。 選項大約有 | 選項 | 說明 | | --- | --- | | \-D macro\[=def \] | 定義宏 | | \-I incdir | 等同于-incdir | | \-o filename | 指定輸出的可執行文件名 | | \-s topmodule | 等同于-top | | \-y libdir | 等同于-y | ` `比如`iverilog -s top -o cnt top.v cnt.v vpp cnt` ### 波形 ` `可以使用下面代碼 ``` initial begin $dumpfile("test.vcd"); $dumpvars(0,top); end ``` ` `來dump波形， 然后用gtkwave來查看 gtkwave是開源的查看波形的軟件，需要單獨安裝。 ` `iverilog主要是一個仿真器，它的不足在于沒有調試器，一般商業調試器如NC集成的simvision, VCS集成的DVE, 或者單獨的軟件verdi。不過只進行學習， iverilog也足夠了。復雜的場景還是在公司里跑的吧。 ## 二、網頁版 ` `網址為[iverilog網頁版](https://hdlbits.01xz.net/wiki/Iverilog)。 ` `網頁版非常適合驗證。使用方便，強烈推薦。  ## 三、linux上的自用仿真腳本 為了方便使用iverilog進行仿真，寫了一個在linux上使用的腳本，腳本可以提供`testbech`模板，可以自動編譯和仿真項目，并自動打開gtkwave，以查看波形。</br> 腳本代碼如下： ```bash #!/bin/bash #UFUNCTION=iverilog個人仿真腳本 #by yunahp 2020/6/4 ####################### iverilog仿真腳本 ####################### dir=$(pwd) if [ "$1" = "-help" ] || [ "$1" = "-h" ];then #幫助 echo "Usage : mvsim [option]" echo " mvsim 仿真波形顯示一條龍服務" echo " mvsim -init 生成iverilog testbech模板" echo " mvsim -help 幫助" echo " mvsim -r 刷新仿真波形文件" echo " mvsim -m module 創建module.v文件" echo " mvsim -sm module 創建module.sv文件" echo exit 0 fi if [ "$1" = "-init" ] || [ "$1" = "-i" ];then #生成iverilog testbech模板 if [ ! -f run ];then echo "#!/bin/bash" > run echo "mvsim \$*" >> run chmod +x run echo "info:已生成run腳本" fi if [ -f tb.v ];then echo "fail:初始化失敗，已存在tb.v文件！" exit 0 fi cat <<EOF >tb.v \`timescale 1ns / 1ps module tb ; reg clk,rst; //生成始時鐘 parameter NCLK = 4; initial begin clk=0; forever clk=#(NCLK/2) ~clk; end /****************** BEGIN ADD module inst ******************/ //Modulenamme top (rst,clk); /****************** BEGIN END module inst ******************/ initial begin \$dumpfile("wave.lxt2"); \$dumpvars(0, tb); //dumpvars(深度, 實例化模塊1，實例化模塊2，.....) end initial begin rst = 1; #(NCLK) rst=0; #(NCLK) rst=1; //復位信號 repeat(100) @(posedge clk)begin end \$display("運行結束！"); \$dumpflush; \$finish; \$stop; end endmodule EOF echo "info:已生成tb.v文件！" exit 0 fi # verilog模板 if [ "$1" = "-m" ];then #添加module if [ "x$2" = "x" ];then echo "error:輸入的命令有誤，請查看幫助！" else file="$2.v" if [ -f $file ];then echo "error:$file已存在！" exit 1 fi dat=$(date +%Y/%m/%d) echo "// ********************************************************************">$file echo "// File name : $file">>$file echo "// Module name : $2">>$file echo "// Author : hpy">>$file echo "// Description : ">>$file echo "// Date : $dat">>$file echo "// --------------------------------------------------------------------">>$file echo "module $2(" >> $file echo " input clk,">>$file echo " input rst_n">>$file echo ");">>$file echo "">>$file echo "always@(posedge clk or negedge rst_n)">>$file echo "begin">>$file echo " if(!rst_n)begin">>$file echo "">>$file echo " end">>$file echo " else begin">>$file echo "">>$file echo " end">>$file echo "end">>$file echo -e "\nendmodule\n">>$file echo "info:$file生成成功！" fi exit 0 fi # system verilog模板 if [ "$1" = "-sm" ];then #添加module if [ "x$2" = "x" ];then echo "error:輸入的命令有誤，請查看幫助！" else file="$2.sv" if [ -f $file ];then echo "error:$file已存在！" exit 1 fi dat=$(date +%Y/%m/%d) echo "// ********************************************************************">$file echo "// File name : $file">>$file echo "// Module name : $2">>$file echo "// Author : hpy">>$file echo "// Description : ">>$file echo "// Date : $dat">>$file echo "// --------------------------------------------------------------------">>$file echo "//type=sv" >> $file echo "//title=demo" >> $file echo "module $2(" >> $file echo ");">>$file echo "">>$file echo "initial begin" >> $file echo "" >> $file echo "end" >> $file echo "" >> $file echo "endmodule" >> $file echo "info:$file生成成功！" fi exit 0 fi if [ $# -gt 0 ];then if [ "$1" = "-r" ];then echo "開始仿真！" else echo "命令有誤，輸入mvsim -help 顯示幫助！" exit 1 fi fi if [ ! -d sim ];then mkdir sim fi echo "MVSIM info:當前仿真的工程路徑為$dir" rm -rf ./sim/* #清空sim文件夾下的內容 ctags -R src=$(find -name "*.v") iverilog -o sim/wave $src #綜合verilog代碼 cd sim echo echo "<<<<<<<<<< S I M R E P O R T >>>>>>>>>>" vvp -n wave -lxt2 #仿真 echo "<<<<<<<<<<<<<<<<< E N D >>>>>>>>>>>>>>>>" cd .. if [ "$1" = "-r" ];then #刷新仿真數據 echo "info:刷新仿真數據，如若刷新成功請自行打開gtkwave查看波形或者刷新已經打開的本工程gtkwave！" exit 0 fi gtkwave sim/wave.lxt2 &> /dev/null & #顯示波形 exit 0 ``` </br> 我將上述腳本命名為`mvsim`，并將這個腳本的路徑添加到環境變量中，我的選擇是直接將該腳本放到`～/bin`目錄下，一般linux在啟動時，如果用戶目錄`～/bin`存在，將會自動添加到環境變量，因此直接將這個文件放到bin下就可以直接使用了。 ---- 下面是使用該腳本新建一個工程，并自動添加testbech文件，并仿真的一個演示：  </br> 腳本使用`mvsim -i`進行初始化，會生成testbech仿真文件，工程中不加其他模塊，初始化后可以直接進行仿真，使用`mvsim`編譯工程，并打開波形查看。可以使用幫助參數顯示幫助： ``` yhp@yhp-PC ~/Desktop> mvsim -h Usage : mvsim [option] mvsim 仿真波形顯示一條龍服務 mvsim -init 生成iverilog testbech模板 mvsim -help 幫助 mvsim -r 刷新仿真波形文件 mvsim -m module 創建module.v文件 mvsim -sm module 創建module.sv文件 ```