數據接口的同步是 FPGA/CPLD 設計的一個常見問題，也是一個重點和難點，很多設計不穩定都是源于數據接口的同步有問題。在電路圖設計階段，一些工程師手工加入 BUFT 或者非門調整數據延遲，從而保證本級模塊的時鐘對上級模塊數據的建立、保持時間要求。</br> 還有一些工程師為了有穩定的采樣，生成了很多相差 90 度的時鐘信號，時而用正沿打一下數據，時而用負沿打一下數據，用以調整數據的采樣位置。這兩種做法都十分不可取，因為一旦芯片更新換代或者移植到其它芯片 組的芯片上，采樣實現必須重新設計。而且，這兩種做法造成電路實現的余量不夠，一旦外界條件變換 ( 比如溫度升高 ) ，采樣時序就有可能完全紊亂，造成電路癱瘓。