` `談到這個，就需要認識到FPGA的結構，FPGA由六部分組成，分別是可編程輸入/輸出單元（IOB），基本可編程邏輯單元（SLENCE），嵌入石塊RAM（block ram），豐富的布線資源，底層嵌入功能和內嵌專用硬核等。  ## IOB可編程輸入輸出單元 ` `大多數FPGA的I/O單元被設計為可編程模式，即通過軟件的靈活配置，可適應不同的電器標準與I/O物理特性;可以調整匹配阻抗特性，上下拉電阻;可以調整輸出驅動電流的大小等。 ## 基本可編程邏輯單元（CLB）  ` `如上圖所示，左邊SLICE為SLICEM右邊為SLICEL CLB內部的兩個Slice是相互獨立的，各自分別連接開關陣列（Switch Matrix），以便與通用布線陣列（General routing Matrix）相連。 ` `在Xilinx FPGA設計工具中，Slice的位置用“XmYn”表示，其中m為Slice所在橫坐標，一個CLB的兩個Slice的橫坐標分別是m和m+1；n為CLB的縱坐標，一個CLB的兩個Slice有相同的n。Virtex-5左下角的Slice編號為X0Y0。 ` `實際上，查找表類似于一個ROM（印象中是SRAM），容量是64bit，6個輸入作為地址輸入，存儲的內容作為布爾運算的結果。查找表中的內容由開發環境生成并在FPGA配置時加載進去。（每個SLICE有4個在SLICE的做左邊） ` `Slice中的觸發器可以配置成多種工作方式，例如是FF或Latch，同步復位或異步復位、復位高有效或低有效等。（每個SLICE有8個寄存器，在SLICE的最右端） ` `CLB內部包含多個選擇器。CLB的選擇器與一般的選擇器不同，它們沒有選擇端。通路的選擇在FPGA配置后固定下來。（上圖中每個SLICE有3個二選一選擇器） ` `CLB內部還包含了一個重要的資源——進位鏈，其作用是方便加法器的實現。（每個SLICE有一個四進位鏈CARRY4） ` `SLICEM的結構與SLICEL的結構類似，最大的區別是使用了一個新的單元代替SLICE中的查找表。這個新的單元可以配置為LUT、RAM、ROM或移位寄存器（SRL16/SRL32），從而可以實現LUT的邏輯功能，也能做存儲單元（多個單元組合起來可以提供更大的容量）和移位寄存器（提供延遲等功能），其中SLICEM中LUT的輸入端都地址和寫地址為8位，高兩位可能是將4個LUT并聯一起作為一個大的RAM或ROM時用，同時SLICEL和SLICEM的LUT均可設為5位查找表或6位查找表。 ` `CLB內部查找表、觸發器、多路器等基本單元的配置是由ISE自動完成，一般情況下不需要設計者干預。但是，如果認為有必要，設計者可以通過ISE中集成的FPGA底層編輯器——FPGA Editor直接編輯CLB內部觸發器和多路器的配置。